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如今，使用浮点运算来设计嵌入式系统的需求变得越来越普遍。随着 FPGA 因其固有的大规模并行性而在浮点性能方面继续超越微处理器，这种情况正在加剧。线性代数和数字信号处理 (DSP) 等高级算法可以受益于浮点数据类型的高动态范围精度。LabVIEW FPGA 通过 IP 集成节点和 Xilinx 核心生成器 IP 选板在之前的版本中包含了浮点支持。LabVIEW FPGA 2012 原生支持浮点数据类型与常量、原语、内存和 FIFO 一起使用，以继续支持要求苛刻的图形、高级无线通信、仪器仪表、高性能计算、工业控制、音频和医学成像应用。这将使设计人员能够直接将现有的自定义算法转移到 FPGA，而无需调整代码。
单精度浮点数据类型
这种浮点格式占用 4 个字节（32 位）并表示较宽的动态范围的值。在 LabVIEW FPGA 2012 中，该数据类型符合IEEE Std 754-2008标准（次正规数除外）。32 位基 2 格式正式称为二进制 32，但通常必须称为单 (SGL)。
- 符号位：1位
- 指数宽度：8 位
- 有效位数精度：23 位
单精度数据类型作为 SGL 数值常量以及数学和科学常量包含在 LabVIEW FPGA 数字面板中。
除了包含 SGL 常量之外，还针对与 FPGA 上的 SGL 数据类型一起使用而优化了一组原语。这些函数仅适合在单周期定时循环 (SCTL) 之外使用。如果代码需要使用带有浮点运算符的 SCTL，则建议使用 IP 集成节点或Xilinx Core Generator IP 浮点调色板。
定点到单精度浮点数据类型转换
在 LabVIEW FPGA 2012 之前，浮点数据类型的使用仅限于复杂的转换。这意味着执行常见指令（例如目标到主机 DMA 通信和高吞吐量数学）需要额外的编程工作。从定点到单精度浮点的转换需要由应用程序的主机或实时部分完成，这主要是由于在 FPGA 上实现此转换的复杂性。如果在主机端执行此转换会非常耗时，但仍然比在 FPGA 中更容易实现。此外，在主机上执行定点到浮点转换会使主机的速度性能降低高达 40%。此问题的解决方法是在将定点数据发送到主机之前将其编码为整数 U32 表示形式，以减少此转换对主机代码执行速度的影响。这导致在 FPGA 中实现复杂编码需要额外的工作，并且主机仍然需要类型转换为单精度浮点。有关此过程的更多详细信息，请访问 LabVIEW FPGA 上的定点到单点 (SGL) 转换文档。
另一方面，LabVIEW FPGA 包含其他软件开发生产力工具，例如 Xilinx CORE Generator IP Palette，可通过代码重用实现浮点实现。该调色板包含生成用于转换为浮点数的 IP 和浮点数基本操作的代码。
此函数是转换选项板的一部分，允许用户执行单精度浮点数据类型运算，而无需涉及额外的代码。当涉及到强制时，该功能变得尤为重要，即FPGA VI中发生的自动转换会消耗大量逻辑资源，特别是当终端被强制为SGL数据类型时。因此，作为一般规则，始终建议使用转换函数显式转换数据类型。
支持单精度浮点数据类型的附加函数
除了常量、原语和转换函数之外，目标范围、主机到目标 DMA、目标到主机 DMA 以及对等写入器/读取器 FIFO 还支持单精度浮点。此外，内存元素可以与 SGL 数据类型一起在其目标范围和 VI 定义的实现中使用。这种支持可用于过去能够执行浮点运算的元素，例如 Xilinx 核心生成器 IP 和 IP 集成节点，以提高性能和功能。
单精度浮点数据类型开发注意事项
在 FPGA 上开发单精度浮点数据类型的应用程序时，最重要的是要考虑到该数据类型比定点数据类型使用更多的资源，并且需要更多的时钟周期来完成操作。虽然定点数据类型在速度和资源利用率方面对于基于硬件的设计非常有效，但它无法提供浮点数据类型所提供的灵活性。在设计具有特定时序要求和有限资源的大型应用程序时，这一点变得尤其重要。仅建议在不关心资源使用和时序的应用中使用 FPGA 上的浮点数据类型。
对于具有严格时序要求的应用，设计人员仍然可以使用单周期定时循环 (SCTL) 内的 IP 集成节点和 Xilinx 核心生成器 IP 面板在 FPGA 上编程高级算法。这允许开发人员在利用浮点运算的同时保持时序要求。值得注意的是，虽然浮点数据类型提供了许多好处，但在单周期定时循环中使用时它的支持有限，并且对于某些操作，它使用的 FPGA 资源比定点数据类型要多得多。具有单精度浮点数据类型的单周期定时循环支持以下功能：
- IP集成节点
- Xilinx 核心生成器 IP
- 记忆项目
- 先进先出
- 寄存器
- 局部变量和全局变量
此外，当前 LabVIEW FPGA 2012 不支持次正规数（非正规化数）。次正规数是小于最小正规数的任何非零数。例如，如果使用浮点除法函数来除2个数，并且其结果是尾数小于1的极小数，则该结果可以表示为次正规数。Xilinx 浮点除法函数将此结果视为零，并带有取自次正规数的符号。
混合定点和浮点数据类型
考虑到浮点运算的资源消耗，在某些应用程序中将定点与浮点运算符混合可能会很有用。也就是说，如果我们的进程的输入已经是定点数，那么以这种格式执行基本操作就变得很自然。但是，当算法中出现更高级的操作时，建议切换到浮点实现。这是在 FPGA 上实现乘法累加器单元 (MAC) 的情况，FPGA 是 DSP 应用的基本构建块。
乘法累加运算是计算两个数字的乘积并将乘积添加到累加器的常见步骤。当以定点实现时，FPGA 设计受益于该数据类型提供的卓越速度以及所需的最少硬件资源。然而，当增加算法的大小和MAC单元必须处理的迭代次数时，我们可能会遇到定点数溢出的问题。另一方面，基于浮点的 MAC 单元由于这种数据类型固有的宽动态范围而没有这个问题；然而，其实施可能会耗费资源且速度较慢。因此，需要在数据类型表示容量、速度和空间之间进行权衡。在同一算法中混合两种数据类型将减少 FPGA 的资源消耗，从而消除溢出错误的可能性。
上面的框图演示了在 FPGA 中实现简单乘法器累加器算法的三种不同方法。该算法将 2 个数字相乘，然后将它们迭代地添加到累加器中，直到由于数据类型限制而达到饱和状态。具有最佳性能的循环是定点实现，尽管它随着时间的推移很快饱和。由于其高动态范围精度，浮点实现大大优于定点实现，因此不会出现此问题；尽管如此，这种实施方式仍会带来高昂的资源消耗成本。混合两种数据类型可以实现更加平衡的 FPGA 设计，满足特定的性能要求。虽然浮点算法可以直接在 FPGA 上执行，但混合实现可以在算法内的关键计算中提供更高的灵活性和卓越的性能。
对定点和浮点数据类型进行基准测试
性能、资源消耗、代码重用、算法复杂性和功能兼容性是决定在 FPGA 代码中何处使用特定数据类型时需要考虑的主要因素。本节介绍基于LabVIEW FPGA 2012 模块控制面板中包含的 PID 算法的基准测试。针对基于定点和单精度浮点的两种 PID 实现，分析了设备利用率和定时功能。本研究使用 Xilinx 13.4 编译工具的默认编译设置。定点和浮点 PID 算法在带有 Virtex-5 LX110 FPGA 的 NI PXI-7854R 目标上实现，以服务于该基准测试。有关所用 VI 的更多详细信息，请参阅下载部分。
设备利用率图和最终时序性能被用作两种实现的比较参数。正如预期的那样，单精度浮点实现显着增加了 PID 设计所需的资源量；然而，由于 24 位有效数和增加的动态范围，它具有更高的准确性和灵活性。此外，浮点实现存在较高的延迟，但仍然可以实现接近 800kS/s 的 PID 循环速率。这样，完全以浮点编程的定制复杂算法可以直接在 FPGA 中使用，克服了定点实现的限制。例如，在此 PID 示例中，浮点实现不受 16 位宽度 PID 输出或 PID 增益限制为定点表示的 <±,16,8> 位的限制。